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    数字IC后端时钟树综合质量问答篇

     

    时钟树综合(clock tree synthesis)一直是很多数字IC后端工程师的难点也痛点。因为很多工程师向小编反映过这个问题。的确这是一个难点,可以说是时钟树综合是数字后端实现中最难的一个工作。如果你可以搞定一个无论多复杂的时钟结构的CLOCK Tree,那么数字后端对你来说,就是小菜一碟。今天吾爱IC社区小编将为大家分享一个网友提问的关于时钟树综合的问题。

     

    网友问题描述原文:

    clock tree时钟结构

    如图,在cts之后,我用report clock tree(clock delay)和report clock timing(clock latency)报的同一个clock,但是两条路径,请问如何减小这个reportclocktree报出的longestpath?

     

    从问题描述上看,这位朋友不懂report_clock_tree和report_clock_timing之间的区别。

     

    report_clock_tree一般是用来报出时钟树结构层次,时钟树的timing exception等时钟树相关信息。而且报出来的path上的delay是不考虑ocv效应即忽略set_timing_derate的影响。

     

    而report_clock_timing则是考虑了OCV的影响。一般用来报某些sink的实际clock latency。

     

    常用的时钟树分析利器:

     

    Report_clock_tree  -clock_tree  -summary  -all_drc_violations

    Report_clock_tree  -structure

    Report_clock_tree  -exceptions  -show_all_sinks

     

    以上的命令可以用来分析和debug clock tree的质量,比如是否存在timing drc,比如存在很大的max transition的点等。当你发现某个sink的clock tree latency比较长,你也可以将这个点贴到产生的report中去,一步步trace,高效找出clock  tree latency很长的原因。

     

    所以report_clock_tree报出来的path的长度和report_clock_timing报出来的path长度一定是不一样的,就像图中标出的一样。

    时钟树级数 clock tree level

    另外从时钟树的clock skew报告上看,Longest path delay为6.262ns,而shortest path delay为3.879ns。除非是两个clock domain或者老死不相往来,不会进行timing check,否则这么大的skew,如何进行timing signoff?这样的时钟树质量能拿得出手吗?

     

    clock tree skew report

    report_clock_timing

    从网友贴出来的clock tree path上看,存在很大的不合理性。图中圈出来的部分为delay特别大的地方,这些地方不值得去分析原因吗?而且这个报告是不是还可以把capacitance和crosstalk选项打开,方便看看crosstalk的影响,如果是post-layout后的数据。

     

    如何将时钟树做短?

     

    做时钟树综合之前还是得分析时钟结构。小编已经在公众号和星球上说过N多次如何分析时钟结构了,方法真的是太多了,比如:

     

    Verdi读入设计netlist,查看原理图

     

    ICC/ICC2 中比如clock tree analysis window,选中时钟,展开原理图

     

    DC或者PT(Prime Time)中trace电路结构

     

    有了时钟结构后,自己画出时钟结构图,搞清楚时钟同步异步关系,然后就可以写时钟树约束文件CTS Constraint。对于比较复杂的时钟结构设计,编写时钟树约束文件时建议采用分段build clock tree的思想,这样时钟树质量能够达到最佳。

     

    这个帖子我也是网上看到的,觉得比较基础,也是挺好的素材,拿出来分享下。从第一个图中可以看出,整个时钟结构还是很简单的。前面可能是一个OCC产生电路,中间经过分频电路,通过一堆的clock gating,最后送达给clock sink端。

     

    如果是一个比较复杂的时钟结构电路,是会涉及到一堆的时钟产生电路,时钟切换电路,为什么要这么做呢?因为PLL要钱的,而且也不便宜。另外,设计中各个模块的工作频率可能不一样。

     

    只要涉及到这些的,你就需要搞清楚,时钟源在哪里,它要去哪里,时钟是什么切换的,时钟之间是什么关系等一系列问题。搞清楚了,一切就变的so easy。

     

    小编知识星球简介:

    在这里,目前已经规划并正着手做的事情:

    • ICC/ICC2 lab的编写
    • 基于ARM CPU的后端实现流程(已经发布)
    • 利用ICC中CCD(Concurrent Clock Data)实现高性能模块的设计实现(已经发布)
    • 基于ARM 四核CPU  数字后端Hierarchical Flow 实现教程(准备中)
    • 时钟树结构分析(规划中)
    • 低功耗设计实现(规划中)
    • 定期在星球布置作业题(星球已经支持布置作业功能)

    浅谈数字IC后端实现中Latch为何可以高效修hold违例(Timing borrowing及其应用)

    在这里,各位可以就公众号推文的内容或者实际项目中遇到的难题提问,小编会在24小时内给予解答(也可以发表你对数字后端设计实现中某个知识点的看法,项目中遇到的难点,困惑或者职业发展规划等)。

    反正它是一个缩减版的论坛,增强了大家的互动性。更为重要的是,微信有知识星球的小程序入口。星球二维码如下,可以扫描或者长按识别二维码进入。目前已经有七十位星球成员,感谢这七十童鞋的支持!欢迎各位铁杆粉丝加入!终极目标是打造实现本知识星球全员年薪百万的宏伟目标。(星球的门槛将会越来越高,有需求的朋友趁早上车)

     

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