• 注册
  • 查看作者
  • 数字IC后端笔试面试问答No.4-6(时钟树综合专题)

    数字IC后端笔试面试问答No.4-6(时钟树综合专题)

     

     

    今天为大家奉献数字后端设计实现中关于时钟树综合 CTS(clock tree synthesis)的三道笔试面试题目。(微信技术交流群加入方式,目前只能先加小编微信后邀请各位入群,小编微信号 : ic-backend2018)

     

    1.Why setup is fixed before CTS? Why hold is fixed after CTS?

     

    • place阶段的timing直接影响clock tree的质量

    • placement后的逻辑分布直接影响了clock tree的skew和latency

      盘点数字芯片设计实现各个环节setup违例的修复方法

    • CTS之前还没有clock tree,clock latency还是ideal的,默认为0即同一个clock所属的sinks的clock latency都为0

    • CTS后长了clock tree之后,每个sink的clock latency都不一样(skew)

    • CTS后可以在PR实现时加入hold corner的libray,base MCMM flow让工具自动fix setup和hold

    • Hold完全也可以留在route后,在Prime time中进行hold time fixing

       

    2. What is useful-skew mean? What should be taken into consideration when using useful-skew?

     

    • 正常情况clock tree的skew我们希望越小越好 ,最理想的情况就是为0(place后),但是一旦长clock tree后skew必然存在

    • 有的时候为了优化timing,需要人为引进skew,这个skew是有助于timing的,因此我们将其称之为有用偏移(useful-skew)

    • 利用useful-skew时需要考虑前后级的timing margin

    • 需要合理利用useful-skew,任何事物都有它的两面性。如果你一个design中调了几千个点的useful-skew或者借太多的timing(Timing borrowing),可能会导致clock tree质量较差,甚至影响整个clock tree的长度,从而影响芯片的power。

    • 其他方面留给各位思考

       

     

    3.What is the target of CTS? How to get a high quality clock tree?

     

    • clock skew 最小化

    • clock tree latency 最短

    • no timing drc violations,比如max_transition,max_capacitance,max_fanout等

      数字后端实现时钟树综合(clock tree synthesis)基础篇

    • clock  tree的common path越长越好(为何?可以参考之前推送的文章)

      CRPR(Clock Reconvergence Pessimism Removal)能补偿crosstalk吗?

    • clock tree的non-common path 最短化

      数字IC后端时钟树综合质量问答篇

     

    近期会更新更多关于CTS方面的干货,敬请期待。

     

    相关文章推荐

    合理的时钟树结构能够加速Timing收敛(数字IC后端实现时钟树综合中级篇)

     数字IC后端设计实现之时钟树例外(exclude pin、stop pin、non_stop pin、float pin)全面揭秘

    数字IC后端时钟树综合质量问答篇

    数字IC backend 后端设计实现之时钟树综合clock tree synthesis实践高级篇

    揭秘数字IC后端时钟树综合要用clock inverter来build clock tree(min pulse width check)

    数字后端实现时钟树综合(clock tree synthesis)基础篇

    时钟树综合skew和uncertainty的前世今生

    想要彻底掌握数字IC后端实现中placement各种技巧,看这个足够了!

    数字IC后端设计实现时congestion比较严重,你能够顺利解决吗?

    深度解析create_clock与create_generated_clock的区别

     

    好了,今天的码字就到这里了,原创不容易,喜欢的可以帮忙转发和赞赏,你的转发和赞赏是我不断更新文章的动力。小编在此先谢过!与此同时,吾爱IC社区(52-ic.com)也正式上线了。吾爱IC社区(52-ic.com)是一个专业交流和分享数字IC设计与实现技术与经验的IC社区。如果大家在学习和工作中有碰到技术问题,欢迎在微信公众号给小编留言或者添加以下几种联系方式进行提问交流。

    打赏的朋友,请长按下方二维码,识别小程序进行打赏,欢迎砸钱过来!小编晚饭能不能加个鸡腿,全靠它了,呵呵!

    作者微信:

     

    本篇文章来源于微信公众号: 吾爱IC社区

  • 0
  • 0
  • 0
  • 1.8k
  • 请登录之后再进行评论

    登录
  • 单栏布局 侧栏位置: