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  • 数字IC后端设计实现笔试面试问答No.13-15(每日三问)

    数字IC后端设计实现笔试面试问答No.13-15(每日三问)

     

    今天继续更新数字后端设计实现三道笔试面试题。第一道题要求针对电路结构写设计约束,这是编写CTS约束文件的基础(guide tool how to build clock tree)。第二道题则是timing STA相关的题目,作为一个合格的数字后端工程师,必须懂时序,而不仅仅是跑flow。第三道题是工具计算delay的基础概念题。吾爱IC社区秉承“越分享越有价值”的理念,会一如既然分享更多有价值的干货。所以还没有关注的朋友,可以马上关注了(想进微信技术交流群的朋友,可以先加小编微信,邀请入群)。

     

     

    1.As shown in the folling figure,C1 and C2 are real clocks from outside of the block ,they are sent through the clock port "CLK".C1 is 1GHz and C2 is 500MHz. GC1 and GC2 are generated clocks from C1 and C2 respectively,and both of them are divided by 3. Please write the SDC for C1,C2,GC1 and GC2.

     

     

    alias  cc  "create_clock"

    alias  cgc "create_generated_clock"

    cc  -name C1 -period 1000 [get_ports CLK]

    cc  -name C2 -period  2000 [get_ports CLK]  -add

    cgc  -name GC1 -divide_by  3 -source [get_ports CLK]  -master_clock C1 [get_pins FF2/Q]

     

    cgc  -name GC2 -divide_by  3 -source [get_ports CLK]  -master_clock C2 [get_pins FF2/Q]  -add

     

    set_clock_group  -logically_exclusive  -group C1  -group C2

    set_clock_group  -physically_exclusive  -group GC1  -group GC2

     

    关于Physically_exclusive和logically_exclusive的区别,可以结合之前推送的文章进行阅读。

     

    2. In the following figure, there is a clock divider in launch flip-flop FF1 clock path.Please write constraint for the circuit.

     

     

    这是一个典型从快速时钟CLK_1到慢速时钟CLK_2的同步电路。

     

    alias smcp  "set_multicycle_path"

    smcp  2  -setup  -from  [get_clocks  clk_2]  -to  [get_clocks  clk_1]  -start

    smcp  1  -hold   -from  [get_clocks  clk_2]  -to  [get_clocks  clk_1]  -start

     

    波形很简单,大家自己画(什么时候用-start,什么时候用-end,需要各位搞清楚)。不会画的请查看吾爱IC社区之前推送的文章

     

    深入浅出讲透set_multicycle_path多周期路径的用法(数字IC后端时序篇)

     

    3.By being given the following wire load model,calculate the capacitance for fanout=5 and pin capacitance=4.

     

    wire_load("05x05") {

        resistance : 0 ;

        capacitance : 1 ;

        area :0 ;

        slope : 0.186

        fanout_length(1,0.39)

        }

     

    net_length =0.39 +(5-1)*0.186 =1.134

    net_capacitance=1.134*1=1.134

    Total_capacitance= pin_capacitance+net_capacitance

                                =5*4 +  1.134

                                =21.134

    这道题是计算delay的基础概念题。算出RC值后就可以估算出delay。

     

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