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    数字IC后端设计实现笔试面试问答(No.16-18)

     

    今天吾爱IC社区继续更新三道数字后端设计实现笔试面试题目。第一道题为CDC问题及其解决方案。第二道题考察setup及hold check机制。第三道题考察逻辑综合阶段常用的几种wire load model。小编目前已经开通知识星球,建立了一个连接你和我私密交流的IC圈子,欢迎各位上车,进行深度交流和提问。

    1.What is CDC (Clock Domain Crossing)? And how to fix CDC metastability?

     

    被不同clock driven的两个寄存器,进行timing check时会导致亚稳的状态,如图1所示。左侧为电路图,右侧为对应的波形图。当clk_ B在采样时,DA的数据还在发生变化,F2采集到的数据就不准确,甚至错误。所以这样的电路设计是存在问题的。

    图1  跨时钟域电路

     

    那么,我们如何解决这个问题呢?一般我们常用的方法是“打一拍做同步处理”(将F2和F3的时钟连在一起),电路图如图2所示。

    图2 异步电路做同步处理的电路设计

     

    2. The period of CLK1 is 10ns, waveform {0  5}. And  the period of CLK2 is 25ns,CLK1 and CLK2 are synchronous.Please explain the setup and hold check.

     

    这道题很简单,之前推送过很多道类似的题目。大家自己画画波形图,看看PT会选择那个沿做setup和hold的check。

    深入浅出讲透set_multicycle_path多周期路径的用法(数字IC后端时序篇)

     

    3.What type wire load model are often used during synthesis?

     

    • zero wire load model
    • 基于fanout的WLM
    • 基于物理位置的wire load model

       

    小编知识星球简介:

    在这里,目前已经规划并正着手做的事情:

    • ICC/ICC2 lab的编写
    • 基于ARM CPU的后端实现流程(已经发布)
    • 利用ICC中CCD(Concurrent Clock Data)实现高性能模块的设计实现(已经发布)
    • 基于ARM 四核CPU  数字后端Hierarchical Flow 实现教程(准备中)
    • 时钟树结构分析
    • 低功耗设计实现
    • 定期在星球布置作业题(星球已经支持布置作业功能)

     

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