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    数字IC后端设计实现时congestion比较严重,你能够顺利解决吗?

     

    做为一名数字IC后端工程师,大家肯定都遇到过congestion比较严重的情况,结果就表现为绕线存在较多的shorts(对于congestion导致timing violations的情况后续会讨论到)。特别是碰到design中存在上百个甚至更多shorts时,你是否还比较淡定?如果你有相对丰富的项目经验,我觉得其实没有那么可怕。遇到这种情况,无非两种结果,一种是利用很多手段有效地解决了congestion问题,另外一种就是基于现有面积的条件下,确实利用率太高了,只能扩面积,重新做一遍。当然,如果你说你都没碰到过congestion问题,没有被很多shorts所困扰过,小编只能瞧瞧告诉你一个事实,你可能是一名“假的后端工程师”。好了,下面进入正题。那我们应该掌握哪些处理数字IC后端实现中congestion的方法,才能够让我们得心应手,淡定地去解决这类问题呢?

     

    1.全局congestion严重

     

    当整个block中congestion都很严重且利用率都比较高的情况下,首先要确认自己优化时是否已经带congestion优化,以及effort是否是medium或者high。排除自己原因后,只能及时反馈,要求扩面积来改善。

     

    2.局部congestion严重

     

    局部congestion严重表现为整个block或chip的core区域只有某一小块或者某些区域存在较为严重的congestion的情况。遇到这种情况,第一反应就是“乐呵,有戏”。但是还是需要分析具体什么原因导致的。如果是这些区域有较多pin density比较高的cell,比如AO,OA,NAND这类cell(这类一倍驱动cell居多)。我们可以通过set_keepout_margin或者与前端综合工程师沟通,让他们禁用这类cell来改善congestion,效果还是立竿见影的。

     

    3.floorplan因素

     

    第一类最普遍的问题就是memory上可用绕线资源不够。在我们做floorplan摆放memory时(特别是memory比较多的情况),需要提前估算memory身上可用绕线资源是否充足。有了估算值,我们大概再这个值的基础上额外加点maring,从而可以决定memory应该堆多深。然而,很多工程师都是反着来的,先根据感觉,把memory堆的很深,等看到congestion map比较差或者看到有shorts时,才返回调整memory的摆放。显然,这种做法是不科学的。

     

    第二类普遍问题表现为在block拐角或者转弯幅度比较大的地方有较为严重的congestion问题。这种情况比较好解决,通常通过在拐角处加hard blockage来解决。但是,很多有经验的数字后端实现工程师在floorplan阶段就能预料到这种情况,事先加上hard blockage,从而避免拐角处的congestion issue。

     

    另外,block或者chip的形状也会影响congestion。如果你的block中横向资源严重缺乏,则可以尽量选择一个瘦高的形状来做。反之,则选择一个矮胖的形状来做。

     

    4.powerplan因素

    如果congestion较差的地方很有规律且都在Power strap附近,可能是powerplan导致的。此时,可以通过不让工具在power strap底下摆放cell来改善这种情况。这个可以通过加hard blockage或者partial blockage来实现。

     

    5.其他因素

     

    除了以上列举的四种情景外,还有一些其他因素会导致congestion问题。比如,前端设计的coding style,导致congestion。因为大部分写coding的只有logic的概念,对physical方面不太了解。所以,对一些复杂的module,可能他们只考虑如何设计电路来满足design的spec。碰到这种情况,就需要后端工程师分析原因后,提出一些建议给前端工程师并协同解决这类问题。

     

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