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    数字IC后端设计实现培训课程

     

    自上次小编在公众号推文中提及年后可能要搞数字IC后端培训事宜,特别多粉丝私信想报名参与。对此小编一方面感到很欣慰,很荣幸。这么多人主动来找小编,说明大家是比较信任小编的。另外一方面又深感压力,毕竟如果搞培训,那一定是实战培训,也一定是小编亲自带领大家实战。而实战的数据准备,EDA工具,服务器等问题需要解决。

    目前比较棘手的问题是ARM CPU的数据准备(RTL或者Netlist),如果各位粉丝有这方面的数据,或者有渠道可以拿到这个数据,欢迎联系小编,定有重赏。

    如果培训开展起来,IC后端培训会分两个层次,两种课程(均为理论+实践模式)。逻辑综合使用Design Compiler,PR阶段使用ICC或者ICC2工具,静态时序分析使用Prime time,物理验证使用Calibre。

    数字IC后端流程实践课程

    面向对象:

    • 在校电子相关专业的学生
    • 想进入数字IC后端行业,有一定IC基础的工程师
    • 模拟layout或者其他相关领域想转IC后端的工程师

    课程目标:

    通过理论和实践熟悉掌握数字IC后端实现的整个流程,最终能够独立完成模块级的数字后端实现,setup,hold fixing等timing收敛过程和物理验证。主要内容涉及Floorplan,placement,时钟树综合,绕线route,静态时序分析,物理验证等内容。

    数字IC后端高频模块实战(Hierarchy方式的物理实现)

    面向对象:

    • 了解数字IC后端相关流程的工程师或在校学生
    • 想尝试高频CPU模块后端实现的工程师
    • 想拥有低功耗设计模块后端实现相关经验的工程师
    • 想拥有hierarchy方式物理实现相关经验的工程师

    课程目标:

    通过ARM CPU的案例系统讲解,实践高频低功耗模块的数字后端实现整个过程,最终能够独立完成高频模块的数字后端实现,获得一个最佳的PPA。主要内容涉及整个数字后端流程,如何优化floorplan,如何规划powerplan,如何进行PPA(Performance)评估,如何精细优化timing,如何debug时钟树,如何调好时钟树,如何解决congestion问题,如何解决high cell density问题,如何解决绕线问题,如何处理有power domain,voltage domain的数字后端实现等。

     

    数字后端培训问卷调查 (欢迎留言投票,前往微信公众号ic-backend投票)

    数字IC后端培训

    欢迎各位粉丝积极踊跃填写以上问卷投票,投票结果直接决定小编是否开班(投票截止时间12月26号)。

     

    2019年数字IC后端校招笔试题目(附数字后端培训视频教程)

    最后抛一个思考题给大家,下面这个问题来自小编知识星球粉丝提问,个人觉得比较经典,分享给大家。

    思考题:现在要求某个模块的输出端口,它的一组数据到达时间需要一致,后端应该怎么去约束和实现,来保证这些路径延迟做到一样长? 比如,该组端口为Dout[0], Dout[1], Dout[2], .....Dout[100] 驱动时钟为clka。

     

     

     

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