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  • 数字IC设计笔试面试题–复旦微电子2017,2018年校招题目

    数字IC笔试题(1)

        ——复旦微2017

    数字IC设计笔试面试题--复旦微电子2017,2018年校招题目

    1、 Recovery check 和 Removal check的概念? 怎么保证不出现问题 ?(有关异步信号/异步复位)

    对于一个异步复位寄存器来说,异步复位信号需要和时钟满足recovery time和removal time 才能有效进行复位和复位释放操作,防止输出亚稳态。

    1.1   Recovery time:恢复时间

    撤销复位时,恢复到非复位状态的电平必须在时钟有效沿来临之前的一段时间到来,才能保证有效地恢复到非复位状态,此段时间为recovery time。类似于同步时钟的setup time。

    Recovery time check

    如图所示,rst_n为0表示复位,clk上升沿触发,rst_n从0到1的上升沿与时钟上升沿之间地时间差必须不小于recovery time才能保证寄存器恢复到正常状态。

    1.2   Removal time:去除时间

    复位时,在时钟有效沿来临之后复位信号还需要保持的时间为去除时间removal time。类似同步时钟hold time。

    Removal time

    如图所示,rst_n为0表示复位有效,clk为上升沿触发,rst_n保持为0经过clk上升沿后仍需要保持一段时间,才能保证寄存器有效复位,防止亚稳态。

    2、画出 Y=A+BC 的 COMS 电路?

    3、SDF 文件在 IC 设计中哪个阶段使用?文件包含了哪些信息?

    SDF : Standard delay format,标准延时格式,是IEEE标准,它描述设计中的时序信息,包括cell delay 和wire delay。cell delay是指模块内部的延时,wire delay是器件互连的延时。

    4、画出 4 分频电路?

    5、画出 assign out = (a[3:0] != 4’b0001)的门电路?

    a[3:0] == 4’b0001  ->  out = 1’b0 ;

    a[3:0] != 4’b0001   ->  out = 1’b1 ;

     

    6、 分析以下电路功能?

    上图左边为一个16分频的电路。

    当 A 为低电平时,5个D触发器全部复位,Y输出低电平

    当 A 为高电平时,左边4个触发器开始分频计数,计数到第4个触发器输出高电平(上升沿,分频器半个周期,8个CLK周期)时,Y输出高电平。

    即个人觉得功能是检测输入A高电平脉冲宽度

    7、 写 verilog 代码。

    输入 in,输出 out,对输入 in 维持的周期进行计数 N:

    如果 N<4,则 out 为 0,

    如果 N>4,则将 out 拉高,并保持 N/4个周期数,限定 N/4 不大于 6

    使用状态机,

    current_state == 0 : IDLE

    current_state == 1 : 计数

    current_state == 2 :  计算out高电平持续周期

    current_state == 3 : 拉高out

    本篇文章来源于微信公众号: 数字芯片实验室

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    第6题,实现的是一个deglitch电路,只有A信号的高电平大于8个CLK宽度,Y才会输出一个高有效的pulse。如果A信号宽度大于8个cycle,那么当A从0->1时,Y会delay 8个CLK cycle拉高,当A从1->0时,Y会被立即拉低。
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