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  • IC设计实例解析之“面积换性能”

    性能

    在IC设计中,面积换性能是一个常用的提升电路性能的一个策略。下面我们通过一个8bit全加器的实例来解析采用面积换性能策略之后的硬件开销增长和性能提升。

    fa.v是一个1bit全加器,用来构造8bit全加器的基本单元。

    add4.v是一个4bit全加器,使用4个1bit全加器连接而成。可见,4bit全加器的延时为4个1bit全加器的延时之和。

    同理,8bit的全加器由2个4bit的全加器连接而成。可见,8bit全加器的延时为2个4bit全加器的延时之和。

    下面是8bit的全加器的功能仿真波形:

    Design Compiler综合结果可以看出:

    延时为:0.89ns

    硬件开销:135.47um2

    然后,我们使用IC设计常用的面积换性能策略,重新编码我们的设计:

    增加一个4bit的全加器和2个Mux。可见,电路关键路径的延时为一个4bit全加器和1个mux的延时之和。

    下面是VCS 功能仿真结果

    通过Design Compiler综合结果,可以看出:

    延时为:0.53ns

    硬件开销为:234.96um2

    最后我们得出结论:

    上述“面积换性能”策略,使得8bit全加器

    面积增长:73.44%

    性能提高:67.92%

     

    本篇文章来源于微信公众号: 数字芯片实验室

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