数字IC前端面试中常被问到:跨时钟域信号处理——握手协议(handshake)

数字IC前端面试中常被问到:跨时钟域信号处理——握手协议(handshake)

2个月前 (01-03) 浏览: 36 评论: 0

数字IC前端面试中常被问到:跨时钟域信号处理——握手协议(handshake)   之前吾爱IC社区小编分享过跨时钟域信号的处理问题。   深度揭秘数字IC设计中异步复位同步释放原理 跨时钟域CDC信号处理的正确方式!(IC设计面试常见问答)   前面提到,用敲两级DFF的办法(两级DFF同步器)可以实现单比特信号跨时钟域处理。但你或许会有疑问,是所有的单比特信号跨时

数字IC设计从低速Flash到高速Dram,输出电路设计的不同点

数字IC设计从低速Flash到高速Dram,输出电路设计的不同点

2个月前 (12-26) 浏览: 26 评论: 0

      数字IC设计从低速Flash到高速Dram,输出电路设计的不同点        这篇文章聊一聊数字IC设计中输入输出(IO)中的输出。大家都知道IO是芯片跟系统交互的直接路径,IO做的好与坏系统很容易就能检测出来。比如输出无法达到VOH/VOL、输出波形爬的太慢或者太快、输出的上升沿或下降沿不对称等等。输出特性的好坏更专业的是用如下的眼图来描述。 图中的阴影部分表示眼睛,眼睛

跨时钟域CDC信号处理的正确方式!(IC设计面试常见问答)

跨时钟域CDC信号处理的正确方式!(IC设计面试常见问答)

2个月前 (12-18) 浏览: 53 评论: 0

跨时钟域CDC信号处理的正确方式!(IC设计面试常见问答) 跨时钟域的处理在数字IC前端设计面试中常常被问到,今天吾爱IC社区小编就来聊一聊这个话题。 1 跨时钟域是如何产生的呢?现在的芯片(比如SOC,片上系统)集成度和复杂度越来越高,通常一颗芯片上会有许多不同的信号工作在不同的时钟频率下。比如SOC芯片中的CPU通常会工作在一个频率上,总线信号(比如DRAM BUS)会工作在另一个时钟频率下,

数字IC前端设计之高速非乱序处理器

数字IC前端设计之高速非乱序处理器

2个月前 (12-16) 浏览: 15 评论: 0

数字IC前端设计之高速非乱序处理器 在MCU等小处理器中,功耗和面积是主要需要考虑的,性能反而不太重要。工业控制器一般也就工作在100~300MHz,没有必要为了性能把流水级做多做快。桌面PC等高性能处理器肯定会使用多发射乱序处理器。但在手机中,既需要有高性能,又要低功耗。这时就需要高速的非乱序处理器。 传统5级流水线中大部分模块可工作在较高的频率下。但访存级设计需要改进,还需要增加高速乘除、浮点

数字IC设计之verilog编程注意事项总结

数字IC设计之verilog编程注意事项总结

2个月前 (12-10) 浏览: 28 评论: 0

数字IC设计之verilog编程注意事项总结 1、不使用初始化语句; 2、不使用延时语句; 3、不使用循环次数不确定的语句,如:forever,while等; 4、尽量采用同步方式设计电路; 5、尽量采用行为语句完成设计; 6、always过程块描述组合逻辑,应在敏感信号表中列出所有的输入信号; 7、所有的内部寄存器都应该可以被复位; 8、用户自定义原件(UDP元件)是不能被综合的。 一:基本变量

数字IC设计中无毛刺Glitch Free的时钟切换技术

数字IC设计中无毛刺Glitch Free的时钟切换技术

2个月前 (12-08) 浏览: 74 评论: 0

数字IC设计中无毛刺Glitch Free的时钟切换技术   多频时钟被用于芯片越来越多,特别是在通信领域,通常会在芯片运行过程中进行时钟切换,芯片中有两个时钟源,通过内部逻辑控制多路复用器来实现时钟源切换。本文将会介绍两种时钟切换方法,分别对应两种情况,第一种时两个时钟源的频率呈倍数关系,第二种是两个时钟源完全没有关系,异步时钟。 两个时钟的频率可能完全无关或者呈倍数关系,所以如果采用

基于蒙特卡洛仿真的功耗分析方法

基于蒙特卡洛仿真的功耗分析方法

2个月前 (12-07) 浏览: 44 评论: 0

基于蒙特卡洛仿真的功耗分析方法 首先希望大家不要被逼格甚高的标题“基于蒙特卡洛仿真的功耗分析方法”吓到。其实今天的内容很简单,就是讲一个功耗分析的思路,希望能对大家有所启发。   解释下什么是蒙特卡洛仿真。简单来讲就是通过大量的随机输入来求解某事发生的概率。以统计概率作为突破点逆向求解。举个栗子,怎么求解圆周率π呢?一种很简单的方法是投针实验:画一个半径已知的圆,再画一个外切的正方形,然

数字IC设计之Verilog coding的基本理论

数字IC设计之Verilog coding的基本理论

2个月前 (12-07) 浏览: 53 评论: 0

数字IC设计之Verilog coding的基本理论   在数字IC设计中,很多数字前端工程师觉得写verilog是一件很简单的事情,事实上也确实不难,语法上比C还少,就是always和assign倒来倒去,不是reg就是wire。如果对性能和面积要求不大的话,随便写写easy的很。   可是如果你有点追求,打算优化一半的面积,同时timing也要meet,那就有难度了。 &n

浅谈数字IC设计中常见三种Reset方案

浅谈数字IC设计中常见三种Reset方案

3个月前 (11-24) 浏览: 76 评论: 0

浅谈数字IC设计中常见三种Reset方案 IC系统中会用到三种reset方式。 (1)Hard reset 指上电时候的reset,通过复位按键来对整个chip进行reset。该reset是全局的,所有的模块内部寄存器都会被reset掉,该reset需要设计去抖电路。 一般芯片初次上电运行,都需要进行复位。这个没什么稀奇的。   (2)software reset 通过MCU来控制子模块

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