IC设计中降低动态功耗最性感的姿势-MBFF(Multi-bits register)

IC设计中降低动态功耗最性感的姿势-MBFF(Multi-bits register)

数字前端设计 2年前 (2017-11-15) 浏览: 593 评论: 0

目前芯片功耗的问题越来越突出,我们到底需要采用什么样的方法才能降低功耗,并且对我们的DUT改动最小呢?(人心贪婪啊,吃在碗里,看着锅里)。不过真的有这么一种方法,不仅可以使的芯片功耗降低,而且对设计的改动几乎为0。你一定问是什么大招。不过了解之前稍微有点耐心让我慢慢给你道来。   下图是一个SoC动态功耗(dynamic power)的分布图,图中可以清楚看到时钟树和寄存器CK pin上

时钟树综合skew和uncertainty的前世今生

时钟树综合skew和uncertainty的前世今生

数字后端实现 2年前 (2017-11-15) 浏览: 639 评论: 0

时钟树综合skew和uncertainty的前世今生   为什么数字后端实现中要做时钟树综合这一步? 时钟作为数字IC中最重要的信号,几乎每一个芯片实现环节都需要针对时钟信号做很多特殊的处理。对于一个同步电路设计,所有的寄存器的CK都连着同一个时钟。这就意味着这个时钟有着特别大的fanout(扇出)。对于后端实现中,cts阶段就有一步专门用来解决时钟信号高扇出的问题。 上图就是最原始简单

深度解析create_clock与create_generated_clock的区别

深度解析create_clock与create_generated_clock的区别

数字后端实现 2年前 (2017-11-09) 浏览: 4443 评论: 3

吾爱IC社区将用本文为各位揭秘create_clock与create_generated_clock之间的联系和区别,为何要单独create一个generated_clock,以及这两种方式create的clock,它们clock之间的联系以及timing check。   create_generated_clock 是用来说明generated clock与source clock的

寒武纪高薪诚聘资深验证工程师

寒武纪高薪诚聘资深验证工程师

IC招聘 2年前 (2017-11-09) 浏览: 259 评论: 0

寒武纪高薪招聘资深验证工程师 岗位职责,岗位要求(Job description): 1、主要负责深度学习处理器的FPGA与功能验证。 2、电子信息工程,计算机相关专业,大学本科及以上学历; 3、有5年以上数字电路前端工作经验,有先进工艺(28nm及以下)的流片经验; 4、精通Verilog验证,熟悉任何一种验证方法学; 5、熟悉FPGA设计开发经验; 6、熟悉集成电路前端的仿真和调试工具。 企业

数字IC设计修复setup violation的方法总结

数字IC设计修复setup violation的方法总结

布局布线APR 2年前 (2017-11-06) 浏览: 731 评论: 2

  数字IC设计中Setup的分析与优化贯穿前后端设计中,最好在开始后端设计之前就获得一个没有Setup违反的网表,下面按照从前到后的流程逐一讲解每个阶段如果出现Setup违反该如何解决。下面用到的命令,主要针对的是Synopsys公司的综合工具DC以及布局布线工具ICC。 还有需要注意的是,Setup的修复和之后要讲解的Hold的修复有很大的不同,Setup的违反随着布局到布线阶段的推

解密芯片制作详细步骤流程

解密芯片制作详细步骤流程

芯片制造 2年前 (2017-11-03) 浏览: 192 评论: 0

芯片一般是指集成电路的载体,也是集成电路经过设计、制造、封装、测试后的结果,通常是一个可以立即使用的独立的整体。如果把中央处理器CPU比喻为整个电脑系统的心脏,那么主板上的芯片组就是整个身体的躯干。对于主板而言,芯片组几乎决定了这块主板的功能,进而影响到整个电脑系统性能的发挥,芯片组是主板的灵魂。 那么要想造个芯片,首先,你得画出来一个长这样的玩意儿给Foundry (外包的晶圆制造公司)▼ 再放

数字芯片设计流程

数字芯片设计流程

布局布线APR 2年前 (2017-11-03) 浏览: 189 评论: 0

芯片设计分为前端设计和后端设计,前端设计(也称逻辑设计)和后端设计(也称物理设计)并没有统一严格的界限,涉及到与工艺有关的设计就是后端设计。 1. 规格制定 芯片规格,也就像功能列表一样,是客户向芯片设计公司(称为Fabless,无晶圆设计公司)提出的设计要求,包括芯片需要达到的具体功能和性能方面的要求。 2. 详细设计 Fabless根据客户提出的规格要求,拿出设计解决方案和具体实现架构,划分模

浅谈天线效应

浅谈天线效应

物理验证PV 2年前 (2017-11-03) 浏览: 274 评论: 0

在芯片生产过程中,暴露的金属线或者多晶硅(polysilicon)等导体,就象是一根根天线,会收集电荷(如等离子刻蚀产生的带电粒子)导致电位升高。天线越长,收集的电荷也就越多,电压就越高。若这片导体碰巧只接了MOS 的栅,那么高电压就可能把薄栅氧化层击穿,使电路失效,这种现象我们称之为“天线效应”。随着工艺技术的发展,栅的尺寸越来越小,金属的层数越来越多,发生天线效应的可能性就越大。[1] 中文名

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