静态时序分析中hierarchy和flatten方式进行timing signoff的优缺点

静态时序分析中hierarchy和flatten方式进行timing signoff的优缺点

静态时序分析STA 6个月前 (10-31) 浏览: 226 评论: 0

随着工艺制程的不断升级,芯片的规模也是越来越大了。以14nm违例,一个中等规模的chip,整个design的instance可达到6000万。这样的设计,如果走flatten flow,对于数字后的工程师的后端实现来说,完全不可能。一方面是这么大规模的design,你的server是否能跑得起来?另外一方面,即使能够run下去,run time你是否能接受(比如跑一个place要一个月)? &nb

数字IC后端设计实现中IC封装设计失效原因分析

数字IC后端设计实现中IC封装设计失效原因分析

IC封装测试 6个月前 (10-31) 浏览: 40 评论: 0

近年来,随着半导体技术的不断发展,继续减小线宽的投入与其回报相比变得越来越不划算。业界大佬Intel的10nm工艺预计将在2017年Q3亮相,这个时间点明显已经偏离摩尔定律。高度集成化的芯片,如SoC(systemon chip)的设计与流片成本过高,使得近些年SiP(System in Package)逐渐受到热捧。通过不同种类芯片及封装颗粒之间的组合封装,可以针对不同客户的需求,用相对较低的成

Power Management Bus PMB电源管理总线学习笔记

Power Management Bus PMB电源管理总线学习笔记

自动化测试ATE 6个月前 (10-30) 浏览: 30 评论: 0

最近发现一件事,比起写manual来,我还是更喜欢写code啊……写manual要有“Big-Picture Thinking”才行,很难不顾此失彼。而代码本来就是线性的,边想边写就好了……当然了,ATE的代码还是比较简单的,不涉及算法和数据结构,所以才能这么优哉游哉地写。   现在的SoC芯片,电源轨越来越多,Core电压越来越低,电流越来越大,虽然有的是ATE让你挑,但架不住老板一句

数字IC后端设计实现之initial design解析

数字IC后端设计实现之initial design解析

布局布线APR 数字后端实现 6个月前 (10-29) 浏览: 582 评论: 0

数字IC后端实现之initial design解析   前端提供的文件 门级网表(Gate Level Netlist) 数字前端工程师或者是R2N的同事在release 东西给后端工程师做PR时,一定会release 一个门级网表,这个netlist是基于RTL或者gtech文件进行逻辑综合后产生的一个门级网表。这个网表包含了当前block的所有sub-module,通过hierarc

IC测试基本原理与ATE测试向量pattern生成

IC测试基本原理与ATE测试向量pattern生成

IC封装测试 6个月前 (10-28) 浏览: 321 评论: 0

    IC测试主要的目的是将合格的芯片与不合格的芯片区分开,保证产品的质量与可靠性。随着集成电路的飞速发展,其规模越来越大,对电路的质量与可靠性要求进一步提高,集成电路的测试方法也变得越来越困难。因此,研究和发展IC测试,有着重要的意义。而测试向量作为IC测试中的重要部分,研究其生成方法也日渐重要。   1 IC 测试 1.1 IC测试原理     IC 测试是指依据被测器件(DUT)

数字IC后端设计实现中的拥塞(Congestion)及其解决方法

数字IC后端设计实现中的拥塞(Congestion)及其解决方法

数字后端实现 6个月前 (10-28) 浏览: 768 评论: 0

拥塞(Congestion)是评价一个后端设计是否能绕线绕的通的重要评价指标,在Floorplan阶段等阶段有重要指导作用,这里对其进行介绍,并对其解决方案罗列一二。 拥塞代表一个GRC(GlobalRouting Cell)边界上需要的布线资源与可用布线资源的比值,当所需布线资源大于可用布线资源时,就会存在拥塞。ICC在报告拥塞时,默认首先进行全局布线,使用全局布线的结果来报告拥塞。可以在ICC

浅谈数字IC后端设计中clock jitter是否对hold time有影响?(文末有福利)

浅谈数字IC后端设计中clock jitter是否对hold time有影响?(文末有福利)

数字后端实现 6个月前 (10-27) 浏览: 258 评论: 0

Clock jitter定义 时钟抖动是时钟边缘与其理想位置的时间偏差。时钟沿可以在一个范围内到达,两个连续时钟沿之间的差值将决定该周期的实际有效周期长度。因此,时钟抖动在静态时序分析中非常重要。 让我们借助一个例子来阐述时钟抖动的概念:   时钟源(比如PLL)应该提供频率为10 MHz的时钟,总计时间为100 ns。如果它是理想的时钟源,则连续的上升沿将出现在0 ns,100 ns,200 n

5G时代来临,AI芯片在5G中可以发挥应有的作用

5G时代来临,AI芯片在5G中可以发挥应有的作用

IC资讯 6个月前 (10-27) 浏览: 54 评论: 0

虽然也算是通信行业的老兵,但我也已经有段时间没有跟踪5G的最新进展了。之前我也看到一些AI和5G结合的讨论,当时感觉还有点遥远。不过最近的一些观察引发了我对这个问题的兴趣,也对AI芯片在5G中的机会进行了一些思考。5G从技术到生态是一个很大的话题,和AI结合的机会也非常多。能力所限,本文只从两个局部出发分享一些个人浅见。 ••• AI和5G的交点:MEC(Multi-access Edge Com

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