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浅谈数字IC后端设计中clock jitter是否对hold time有影响？（文末有福利）

Clock jitter定义 时钟抖动是时钟边缘与其理想位置的时间偏差。时钟沿可以在一个范围内到达，两个连续时钟沿之间的差值将决定该周期的实际有效周期长度。因此，时钟抖动在静态时序分析中非常重要。 让我们借助一个例子来阐述时钟抖动的概念：   时钟源（比如PLL）应该提供频率为10 MHz的时钟，总计时间为100 ns。如果它是理想的时钟源，则连续的上升沿将出现在0 ns，100 ns，200 n