静态时序分析中hierarchy和flatten方式进行timing signoff的优缺点

静态时序分析中hierarchy和flatten方式进行timing signoff的优缺点

静态时序分析STA 4个月前 (10-31) 浏览: 137 评论: 0

随着工艺制程的不断升级,芯片的规模也是越来越大了。以14nm违例,一个中等规模的chip,整个design的instance可达到6000万。这样的设计,如果走flatten flow,对于数字后的工程师的后端实现来说,完全不可能。一方面是这么大规模的design,你的server是否能跑得起来?另外一方面,即使能够run下去,run time你是否能接受(比如跑一个place要一个月)? &nb

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