数字IC设计之verilog编程注意事项总结

数字IC设计之verilog编程注意事项总结

数字前端设计 2个月前 (12-10) 浏览: 28 评论: 0

数字IC设计之verilog编程注意事项总结 1、不使用初始化语句; 2、不使用延时语句; 3、不使用循环次数不确定的语句,如:forever,while等; 4、尽量采用同步方式设计电路; 5、尽量采用行为语句完成设计; 6、always过程块描述组合逻辑,应在敏感信号表中列出所有的输入信号; 7、所有的内部寄存器都应该可以被复位; 8、用户自定义原件(UDP元件)是不能被综合的。 一:基本变量

数字IC设计之Verilog coding的基本理论

数字IC设计之Verilog coding的基本理论

数字前端设计 2个月前 (12-07) 浏览: 53 评论: 0

数字IC设计之Verilog coding的基本理论   在数字IC设计中,很多数字前端工程师觉得写verilog是一件很简单的事情,事实上也确实不难,语法上比C还少,就是always和assign倒来倒去,不是reg就是wire。如果对性能和面积要求不大的话,随便写写easy的很。   可是如果你有点追求,打算优化一半的面积,同时timing也要meet,那就有难度了。 &n

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